atari-home.de - Foren
Hardware => Hardware (Classic 16-/32-Bit) => Thema gestartet von: Lukas Frank am Mi 07.09.2016, 12:20:27
-
Ich meine im Service Manual zum Mega STE sind die Schaltpläne für die Testplatine ...
(http://www.best-electronics-ca.com/ST%20Test%20Kit%201111.jpg)
Vielleicht sollte man die mal nachbauen ?
-
Mein Interesse besteht nur an dem DMA/ACSI Teil der Schaltung, die könnte man auf einer kleinen Platine separat aufbauen wenn man die Bauteile noch bekommt ...
-
Sowohl im MegaST als auch im MegaSTE Service Manual auf http://dev-docs.atariforge.org/ enthalten.
Ein SRAM und sonst 74er-Logik, das würde man nachgebaut bekommen. Oder man synthetisiert die ganze Logik in ein CPLD.
-
Im Mega STE Service Manual ist der Scan sehr schlecht lesbar ...
Die Mega ST Version ist ein klein wenig besser aber auch nicht top. CPLD ist gut aber ich bin zu blöd dazu ...
-
Als TTL-Grab ist das auch nachbaubar. Das bisschen, was schlecht lesbar ist, kann man sich zum Glück aus dem Kontext zusammenreimen.
-
Würde denn ein Lattice M4A5-128/64-10VNC TQFP100 reichen ?
Man braucht ja 15 Leitungen für den DMA IN ausser GND/Masse und einige für das SRAM. So ein PLCC 44 pin ist ja zu klein und PLCC68 scheint es nicht zu geben. Die Bausteine arbeiten auch mit 5 Volt Pegeln.
-
Hm, ich zähle 15 Leitungen für das DMA-Interface und 14 für das SRAM plus einen 4 MHz Clock-Eingang, total also 30. Selbst das kleinste CPLD sollte doch 30 IOs haben? Wie viele Makrozellen benötigt werden, kann ich mangels Erfahrung nicht abschätzen. Müsste man im Entwicklungstool nachbauen und einmal generieren lassen.